本實驗室目前研究領域包含Hardware
Security、系統單晶片(System-on-Chips，SOC)測試、記憶體測試、低功率測試、先進掃描架構設計、混合與類比訊號電路測試、電子系統層級(ESL)設計與測試、Silicon
Debug。茲列舉本實驗室研究現況及未來展望：
由於IC產業的蓬勃發展，電路的安全性也越來越受到重視。電路在設計或製造時可能被加入額外的惡意電路，而電路運作時內部的機密資料也可能被竊取出來，且近來有越來越多的研究報告指出，部分有心人士可以利用測試用腳位(如：JTAG)對電路進行資料存取、攻擊，藉由不斷的存取使攻擊者得到想要的晶片內部資訊，具有測試方面知識背景的攻擊者甚至可能藉由這些資訊進而推敲出電路內部設計情形，或是藉由一般模式轉測試模式的轉換進而修改晶片內部的內容，因此針對測試架構(DFT)的防護也越來越重要。
目前實驗室所針對硬體安全的研究大致分成四個方向: 掃描攻擊、硬體木馬、物理性不可複製電路性能(PUF)以及硬體安全模組。
A.掃描攻擊: 利用掃描鏈(scan
chain)存取電路內部資訊的功能來進入到內部電路去檢索嵌入在電路裡的機密數據，像是已加密過的密鑰或是電路設計內容，這些攻擊在電路含有關於密鑰的資訊時能夠掃出掃描鏈的內容.
B.硬體木馬:
指有心人士在原本電路上加入額外的惡意電路，此額外的惡意電路具有隱蔽的特性，並不會被傳統的測試與驗證方法發現，且會在特定的條件下觸發。觸發後可能對電路造成破壞，或是將電路內部的機密資訊給傳出來。
C.物理性不可複製電路性能(PUF):
指利用各電路本身的製程差異，來提供類似電路「指紋」的功能，用來作為身份辨識或是密鑰產生之用途。
D.硬體安全模組:
在訊息傳遞的過程中，除了提供安全的傳輸途徑外，必須確保訊息的完整性以及正確性，因此需要使用對稱或非對稱加密電路來實現此模組，可應用於數位簽章演算法等。
本實驗室目前針對上述攻擊研究其防禦及檢測方法。
如何有效測試一系統單晶片(System-on-Chips,
SOC)在近幾年來，不論是在學術界或工業界皆為一相當熱門之研究課題。為了有效降低SOC測試之成本，利用SOC內部之元件達成SOC自我測試之目的以大幅降低昂貴測試機台之需求為必然之趨勢。在此議題中，測試控制訊號之產生、測試資料格式之轉換、測試資料之傳送以及測試結果正確性之檢驗等測試機台具有之功能如何實現在SOC測試架構內為一相當值得探討且極待解決之困難與挑戰。
面對未來單晶片系統發展上所遇到的測試問題，我們已開發一個以核心電路為基礎(core-based)
的單晶片測試平台(SOC Test Platform)
，架構如圖一所示。本平台不僅可涵蓋個別元件的完整測試，更著重於在系統中快速地整合眾多的測試技術，以針對整體晶片提供完整且具極高效率的測試解決方案。
圖一：SOC測試平台整體測試架構
在個別元件方面我們特別研究CPU、DSP
(Digital Signal Processor) 、及ADC(Analog to Digital
Converter)
等電路之特性，規劃最適用之測試方法，以使整個測試平台之測試能達到最高的效率。我們並將這些測試技術整合於我們所研發之系統單晶片測試平台，故可針對任一系統單晶片設計提供一完整、系統化且高效率之測試方法及流程。此測試平台最大之特色在於採用系統單晶片設計內之元件來測試核心電路之方法，因此可大幅降低外部測試機台於系統單晶片測試中之需求，使測試成本可有效降低。與目前文獻中可見之系統單晶片測試架構相比，此平台可以最低硬體成本完成系統單晶片之測試。在未來晶片測試成本可能逐漸提高之情形下，此測試平台極可能成為系統單晶片測試之關鍵技術及測試標準，將可有效增加我國在晶片測試產業上的競爭力。
此外，我們亦開發此SOC晶片系統測試平台之設計自動化系統並搭配一友善之使用者介面，可自動產生測試平台之相關硬體及軟體，大幅縮短使用者進行設計與測試整合所需時間並增加產品之競爭力。
圖二：SOC測試平台之設計自動化系統
我們所開發之測試平台已利用ARM
Versatile SOC發展系統完成電路雛型驗證，亦已透過與國家晶片系統設計中心(CIC)合作之多重計畫單晶片系統計畫進行晶片實作，量測結果完全正確，所有測試程序均按照所規劃之測試流程正確執行。
圖三：SOC測試平台之雛形驗證
圖四：SOC測試平台之晶片實作
在此研究主題上我們已有相當豐碩之成果，包含：
n
李昆忠教授主持之「晶片系統測試平台之設計與自動化」之整合型計劃(研究團隊包含成功大學電機系陳中和教授、謝明得教授、張順志教授)榮獲96年度國科會整合型計劃「績優計畫獎」，為全國唯一獲此殊榮之晶片系統國家型科技計畫。
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約30項研究執行成果產出。
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已發表或已獲接受之期刊及會議論文達52篇，包含7篇國外期刊論文，2篇國內期刊論文及43篇國內外會議論文。
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已獲得1項中華民國專利及1項美國專利。
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參與2006及2007旺宏金矽獎獲得三項優等獎之殊榮。
本實驗室過去數年在記憶體測試研究方面亦有相當不錯的成果，包括：
a.
完成一BIST架構可以用單一BIST控制電路來同時測試晶片中各種不同大小(memory
size)及不同字元寬度(word width)的記憶體。此設計已獲得中華民國專利，並已申請美國專利。
b. 完成一SDRAM之BIST測試架構，此架構並獲得教育部2000年所舉辦之IP設計比賽FPGA驗證組之優等獎。
c.
完成一可以以單一線提供BIST所需之記憶體位址之電路設計，此設計將可大幅降低BIST電路所需之繞線面積。
d. 行進式測試演算法(march
test algorithm)為目前常用之記憶體測試方法但目前並無任何單一行進式測試演算法可偵測到記憶體所有的障礙，因此需要兩個以上的行進式測試演算法來對各種記憶體進行測試以提高障礙偵測率。在本研究項目中我們根據行進式測試演算法的特性提出一個演算法將目前所知的四十個行進式測試演算法的252個步驟合併成7個主要步驟、進而整合於單一測試電路中。經由Xilinx公司之FPGA晶片XC4010E的硬體驗證得知此一架構僅需4089個等效邏輯閘
(equivalent gates)。本成果對未來SOC本成果對未來SOC中可能包含相當多的記憶體的測試將有極大助益。
由於單晶片系統中電晶體數目龐大，因此常需同時測試許多核心電路以節省測試時間，而同時測試這些電路所需的power相當可觀，有時甚至超過正常電路所能承受的電量。因此在測試SOC時如何降低其所需之power已成為SOC發展的瓶頸之一。本實驗室已針對此一問題進行一系列之研究，並已獲得以下的成果：
a. 發展出一輸入控制技術以降低掃描測試(scan
testing)所需之平均功率，本技術主要觀念在於產生一個特殊向量於掃描時施加在輸入端，用以控制暫存器跳動(transitions)的傳播，以免浪費功率。
b. 發展出一可降低掃描式電路尖峰功率(peak
power)之技術，利用將各掃描線資料apply到待測電路的時間錯開的方法使掃描測試時之尖峰功率大幅降低。
c. 首次將多相(multiphase)技術用在掃描鍊上，並以token
ring的觀念將多相產生器納入掃描暫存器。此技術可使掃描電量降低為原電路之1/n ，其中n為掃描鏈的長度。
先進掃描設計主要功能在於可大幅降低自動測試向量產生(Automatic Test Pattern
Generation)過程的複雜度。然而當一條掃描線所包含之掃描元件太多時，其所需測試時間亦相當長。多條掃描線設計雖能有效降低掃描式電路測試所需時間，然其控制電路通常也較單一掃描線設計複雜。本研究提出一新穎之測試方法及架構，使單一資料線能同時提供測試資料給多組待測電路或多條掃描線以減少整體測試時間。實驗結果顯示對10個ISCAS85之標準電路而言，僅需157個測試向量即可偵測到其中所有的錯誤，而其測試時間僅為傳統單一掃描線方法的30%。本研究成果已獲得中華民國專利，並已申請美國專利。近期更將此方法改良，可將測試資料量壓縮至原有之1/1000
以上，大幅降低測試時間及成本，目前幾乎全世界所有電腦輔助測試軟體均採用此一方法，且大部分大型IC晶片(至少數十億顆)均已植入廣播式資料壓縮電路。
類比與混合型電路之測試長久以來一直為業界最頭痛的問題之一，過去之測試方法均需仰賴極昂貴的儀器從晶片外部進行量測的工作，然而隨著IC製程技術的日新月異，傳統之外部測試方法已無法滿足需求，本實驗室自始即認為未來應如digital電路測試一樣，逐漸走向Design
for Test或BIST的方向。我們研究的重點也一直在如何從晶片內部產生所需之測試訊號及判斷測試之結果。在過去的幾年中，我們已發展出以下成果：
a. 類比濾波器之測試：我們已利用濾波器各級間的關係推導出一可即時(on-line)測試類比濾波器的方法。如下圖所示此一方法已在一5階Chebychev
OTA-C濾波器中實現並經由實際IC製作證明其可行性。
b. 鎖相迴路(PLL)之測試：Jitter為鎖相迴路所產生的時脈之重要參數，在本研究中我們已設計出一個可內建在PLL晶片內部的測試電路來量測jitter。此電路在post
layout 模擬中jitter量測可以達到25ps的解析度。如下圖所示為1.5GHz鎖相迴路的佈局圖，已送晶片製造中心製作完成。
c. ADC及DAC之測試：針對ADC與DAC設計我們在過去數年已發展出數個BIST電路，主要測試的參數為補償誤差(offset
error)、增益誤差(gain error)、積分非線性誤差(integrated nonlinearity
error)及差動非線性誤差(differential nonlinearity error)等時域參數。由於這些BIST電路必須能在晶片中產生精確的測試訊號及量測測試結果，因此挑戰性極高，我們目前的成果應用於低速或低解析度的ADC/DAC應無問題，但在高速及高解析度方面則仍有待努力，不過這是全球測試界所共同面臨尚無有效解決方法的問題，本實驗室在這方面的努力應可為未來的研究提供可貴的經驗。
為了設計功能複雜且規模龐大之SoC系統，利用抽象層次較高的方式來描述系統之行為與架構，使系統層級之模擬驗證能夠及早進行，並引入系統層級之SoC測試方法，以增加一SoC系統之可測試性。
隨著積體電路設計的複雜度急速增加，透過現有的技術如模擬(Simulation)，功能驗證(Verification)，以及FPGA雛形驗證(Emulation)等，已無法保證第一顆下線的晶片(First
silicon)是完全如預期般正確無誤的。而導致這些錯誤的原因除製造上的錯誤(Manufacturing
fault)，尚包含模擬模型(Simulation
model)無法模擬之功能上的錯誤(Functional
fault)，以及設計流程中CAD
tool提供模擬計算的資訊不完整所導致的錯誤等。因此，必需透過Silicon
debug來幫助系統整合者快速及有效率的找出導致錯誤的原因。
未來展望(Future Work)
隨著積體電路製程技術日益精進及市場要求產品上市時間(time-to- market)日漸嚴格，系統單晶片(System-
on-a-Chip)的觀念正逐漸成熟。如何在有限的輸出入接腳下對SOC內眾多IP電路進行有效地測試，對測試工程師而言為一大考驗。
此外隨著行動通訊等產業的迅速成長，相對地對混合訊號電路測試及低功率測試的需求亦隨之增加。
本實驗室的未來展望即是結合積體電路製程技術、系統單晶片及混合訊號電路的發展趨勢，來研發新一代的測試理論及技術，以確保產品的高品質要求。
