本質上，DIP本身並不是一項新的技術，而是將設計數位電路所需的設計/整合/驗證等技術加以嚴謹之結合，以達到電路之「重複使用」、「模組化」、「參數化」、「可調性」、「快速應用」等的特性。因此DIP之特點在於要求設計者能同時熟悉、應用上述相關技術。因此本課程規劃之目標在於提供一門整合性的課程，在同一門課內將相關技術作整體性之介紹，並著眼於「重複使用」、「模組化」、「參數化」、「可調性」、「快速應用」等的目標之達成。對於未修過大部分相關技術之課程的學生，本課程可協助學生在短時間內迅速了解並應用相關技術。對於已修過若干相關技術之個別課程的學生，本課程可協助學生了解該技術與其他技術之互動關係，並實際整合相關技術以完成DIP之實作。

本課程將先介紹設計Digital IP之基本觀念，以及製作、使用DIP所需的設計/整合/驗證等技術，相關軟硬體工具及環境（主題一~五），再進而將這些觀念及技術整合,藉由觀摩完整之教學用的IP，指導學生實際開發IP（主題六）。此外，本課程並規劃了一個單元,以補充工業界及學術界最新之研發成果及挑戰(主題七）。

 
本課程規劃下列六主題，分別介紹簡述如下：
1. IP Authoring (including HDL coding style)
  • 介紹Basic concepts of System-on-a-chip (SOC) and Silicon Intellectual Property (SIP)
  • 介紹Design methodology for designing reusable Soft SIPs
  • 介紹Design methodology for designing reusable Hard SIPs
  • 提供完整之IP作品(IP Deliverables)供學生觀摩及實習
2. Synthesis Methodology
The use of邏輯自動化軟體 logic synthesis tool的使用，使得積體電路的設計者能在即短的時間完成大型的積體電路設計。然而、設計自動化如今仍無法達成所謂的 push-button的程度。這是因為有一些HDL 的編碼方式較其他方式更唯有效率。也有為了達成高效能的設計，設計者需同時考慮高階語言的編碼方式 (coding style)與邏輯合成的需求。這門課程能幫助設計者了解邏輯自動化軟體的一些基本觀念、功能與相關的CAD問題。同時也能幫助設計團隊有效率的結合synthesis tool與其他CAD軟體。
3. VSIA Standards (IP Modeling, Integration, Verification)
使學員熟悉VSIA標準﹐以及在此標準下進行IP Modeling與SOC/IP的整合及驗證的設計流程與方法，並增加介紹業界採用共通標準，如AMBA。
4. IP Testing
  • Introduction to SOC and IP
  • SOC Testing Requirements
  • Methodologies of IP Testing
  • DFT of IP
  • Test Access to IP
  • Integration of IP Testing
5. FPGA Synthesis and Prototyping
  • Master the synthesizable HDL and optimization techniques for FPGA implementation
  • Keep up with the changing digital technology and design prototyping systems for various applications
6. IP Deliverables
  • 實際設計DIP並完成所有之具體要項
  • 提供完整之IP作品(IP Deliverables)供學生觀摩及實習
7. IP Verification
  • Coding style rule check (n-Lint introduction)
  • Code coverage check (VN-cover intriduction)
7. New Issues
DIP為近年來崛起的新領域，許多新的觀念、技術隨之而來。為了因應此一日新月異之趨勢，因此規劃保留了此一單元以隨時引進最新觀念及技術。