VLSI System Design 課程講義 << 103學年度第二學期上課投影片 >>
   
Data Information Board

重要		 System Design學期成績已公布，有任何問題請於7/7前利用助教信箱或至研究室詢問助教。

重要		 請期末專題各組同學將電路檔及書面報告上傳至自己組的資料夾下。

重要		 期末考考卷已批閱完成，請至下方表格查詢，有任何問題請於7/7前利用助教信箱或至研究室詢問助教。
重要 若於CIC教室使用電腦無法登入時，請於帳號輸入畫面按下F10，選擇"透過XDMCP做遠端登入"，接著選擇cic-svr，最後再次輸入帳號密碼即可登入。
重要 Final Project分組名單及相關參考資料已公佈於下方表格。由於第三組組員名單已回覆，因此剩下尚未分組的同學便歸到第四組，若有任何問題請利用助教信箱或於助教時間至研究室詢問助教。
重要 HW5 已批閱完成，請於下方查看成績，若有任何問題請利用助教信箱或是於助教時間直接至研究室詢問助教。
重要 HW5 繳交期限修正為5/26。
重要 期中考成績、HW5相關資訊已上傳，請至下方連結查看。
重要 Homework4 已批閱完成，請於下方查看成績，若有任何問題請利用助教信箱或是於助教時間直接到研究室找助教。
重要 若講義上的圖形化界面按鈕在實際操作時沒出現，可直接利用講義上提供的指令直接輸入。
重要 HW4 作業相關要求及Tool 相關補充教學講義已上傳，檔案請至網頁下方下載。
重要 4/14 請直接到電機系館4樓CIC教室上課。
當天所使用的相關講義請到下方助教講義下載。
重要 各次作業尚未繳交者請盡速補交，成績將斟酌扣分。
重要 使用CIC教室電腦登入時，若發現密碼持續錯誤，請先嘗試使用原始密碼abc123
重要 3/31春假，課程暫停一次。
Section 6 講義已上傳。
Homework 3-1 內容及相關要求已公佈。
SOC教室使用須知及個人帳號密碼已公佈，使用教室前務必先閱讀使用教學。
重要 Homework 1 請繳交自己的testbench，切勿只附助教提供用於參考的testbench。
Homework 1 繳交期限延長至3/24  15:10 上課前，與 homework 2 之繳交期限相同。
Homework 2 內容及相關要求已公佈於下方表格。
重要 第一次作業內容及相關要求已公布於此網頁下方，請於繳交時限內將壓縮檔(rar,zip,tar皆可)上傳至FTP對應資料夾內。
檔案需要繳交16-bit 加減法器的.v檔、testbench，書面報告中請附上驗證波型，但"不要"貼上 .v 檔中的程式碼。
有任何問題可以利用本網頁最下方助教的E-mail詢問。

重要

 講義下載帳號(if need)：system；密碼已在第一堂課公佈。
若上課講義無法連結的話，請改用IE瀏覽器或是使用File Zella軟體進行下載。
　 　 　
   
  上課講義
Sections Note Date (Update)
Zero Class 2014 / 2 / 14
1 Introduction 2014 / 2 / 24
2 Design Domain & Flow 2014 / 2 / 24
3-1 Introduction  to Verilog 2014 / 2 / 24
3-2 Detailed Description of Verilog HDL 2014 / 3 / 03
4 Combinational Logic 2014 / 3 / 10
5 Sequential Circuit 2014 / 3 / 10
6 Non-Pipelined CPU 2014 / 3 / 24
7 Pipelined CPU 2014 / 4 / 07
8 Cache Memory 2014 / 5 / 05
9 Synthesis - Concepts and Application 2014 / 5 / 05

10		 Verilog Coding Style 2014 / 5 / 19

11		 Verification 2014 / 5 / 19
     
  助教講義
Ⅰ CIC教室使用者帳號密碼 2014 / 3 / 10
II Introduction to Workstation
and Verilog Simulation		 2014 / 3 / 10
III Homework 1 補充資料 2014 / 3 / 11
IV Homework 2 補充資料 2014 / 3 / 18
V SOC Lab 使用教學及使用須知 2014 / 3 / 24
VI SOC教室使用者帳號密碼 2014 / 3 / 24
VII Design Rule Check with nLint 2014 / 4 / 11
VIII Logic Systhesis with
Synopsys Design Vision		 2014 / 4 / 11
IX Completeness Check of Testbenches
with ICC		 2014 / 4 / 11
X Appendix of Tools 2014 / 4 / 14
Final Project Date (Update)
I 分組名單 2014 / 6 / 09
II MIPS CPU ISA 2014 / 6 / 09
III Final Report Format 2014 / 6 / 09
     
Homework 繳交期限
Ⅰ Homework 1 2014 / 3 / 24  15:10
II Homework 2 2014 / 3 / 24  15:10
III Homework 3 2014 / 4 / 07  15:10
IV Homework 4 2014 / 4 / 21  15:10

V		 Homework 5 2014 / 5 / 26  15:10
     
     
成績 Note Date (Update)
I Homework 1 2014 / 3 / 26
II Homework 2 2014 / 4 / 11
III Homework 3 2014 / 4 / 11
IV Homework 4 2014 / 4 / 28
V Mid-term Exam 2014 / 5 / 07
VI Homework 5 2014 / 6 / 09
VII Final Exam 2014 / 6 / 09

VIII		 Semester Grade 2014 / 7 / 03
     
     
  作業請繳交至FTP homework→homework_upload 底下對應資料夾位置
FTP 140.116.156.100 Account system Password 第一堂課已公布 Port 21
               
   
  TA Office Hour  
  唐品豪 許文軒  
  星期二 09:00~12:00 星期二 09:00~12:00  
   pht104@beethoven.ee.ncku.edu.tw  wss104@beethoven.ee.ncku.edu.tw  

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2014 Computer Algorithm 課程網頁

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